常见的警告以及处理方法

　　原因： 中时钟敏感信号（如：数据，允许端，清零，同步加载等）在时钟的边缘同时变化。而时钟敏感信号是不能在时钟边沿变化的。其后果为导致结果不正确。

　　原因 : 在 HDL设计中对目标的位数进行了设定 , 如:reg[4:0]a; 而默认为32 位, 将位数裁定到合适的大小

　　措施 : 如果结果正确, 无须加以修正 , 如果不想看到这个警告 , 可以改变设定的位数

　　原因 : 经过优化后，输出端口已经不起作用了

　　原因 : 第 9 脚，空或接地或接上了电源

　　措施 : 有时候定义了输出端口，但输出端直接赋‘0’，便会被接地，赋‘1’接电源。如果你的设计中这些端口就是这样用的，那便可以不理会这些warning

　　原因 : 是你作为时钟的PIN 没有约束信息。可以对相应的PIN 做一下设定就行了。主要是指你的某些管脚在电路当中起到了时钟管脚的作用，比如flip-flop的clk管脚，而此管脚没有时钟约束，因此uartusII把“clk ”作为未定义的时钟。

　　原因 : 违反了steup/hold时间，应该是后仿真，看看波形设置是否和时钟沿符合steup/hold

　　措施 : 在中间加个寄存器可能可以解决问题

　　原因 : 时钟抖动大于数据延时, 当时钟很快，而 if 等类的层次过多就会出现这种问题, 但这个问题多是在器件的最高频率中才会出现

　　原因 : 输入引脚没有驱动逻辑( 驱动其他引脚）, 所有的输入引脚需要有输入逻辑措施 : 如果这种情况是故意的, 无须理会, 如果非故意 , 输入逻辑驱动.

　　原因： FF 中输入的PLS 的保持时间过短措施：在FF 中设置较高的时钟频率

　　原因 : 如果你用的CPLD只有一组全局时钟时，用全局时钟分频产生的另一个时钟在布线中当作信号处理， 不能保证低的时钟歪斜(SKEW)。会造成在这个时钟上工作的时序电路不可靠，甚至每次布线产生的问题都不一样。

　　措施 : 如果用有两组以上全局时钟的 FPGA 芯片，可以把第二个全局时钟作为另一个时钟用，可以解决这个问题。

　　原因：时序要求未满足，

　　原因：这个时因为你的波形仿真文件（vector source file ）中并没有把所有的输入信号

　　(input pin)加进去，对于每一个输入都需要有激励源的

　　原因：时序分析发现一定数量的路径违背了最小的建立和保持时间，与时钟歪斜有关        , 一般是由于多时钟引起的

　　原因：试图编译一个不存在的文件，该文件可能被改名或者删除了措施：不管他，没什么影响

　　原因：模块的名字和project的名字重名了措施：把两个名字之一改一下，一般改模块的名字

　　原因：模块不是在本项目生成的，而是直接copy了别的项目的原理图和源程序而生成的， 而不是用QUARTUS将文件添加进本项目

　　措施：无须理会，不影响使用

　　原因：目前版本的 QuartusII只对该器件提供初步的时序特征分析

　　措施： 如果坚持用目前的器件，无须理会该警告。关于进一步的时序特征分析会在后续版本的Quartus得到完善。

　　措施： 无须理会。 时序分析可能将锁存器分析成回路。但并不一定分析正确。其后果可能会导致显示提醒用户：改变设计来消除锁存器 , 但实际其实无关紧要

　　原因：没有给输出管教指定负载电容

　　解决方法：该功能用于估算TCO和功耗，可以不理会，也可以在Assignment Editor 中为相应的输出管脚指定负载电容，以消除警告

　　原因： 如果只需要进行功能仿真，不全编译也是可以进行下去的，        但时序仿真就必须进行全编译（即工具栏上的紫色实心三角符号那项）。

　　全仿真包括四个模块：综合器（ Synthesis ）、电路装配器（Fitter）、组装器（ Assember）和时序分析器（ Timing Analyzer ），任务窗格中会有成功标志（对号）。

　　2)在下载运行的时候，出现下面的错误：

　　在运行之前已经将.sof文件下载到开发板上面了，但是依然出现上面的问题。

　　此错误一般是原理图文件的名字和图中一个器件的名字重复所致，所以更改原理图文件的名字保存即可。

　　将位数裁定到合适的大小

　　措施: 如果结果正确 , 无须加以修正 , 如果不想看到这个警告 , 可以改变设定的位数

　　原因: 经过综合器优化后 , 输出端口已经不起作用了

　　原因: 有 9 个脚为空或接地或接上了电源

 ”作为未定义的时钟.

　　原因: 违反了 steup/hold时间, 应该是后仿真 , 看看波形设置是否和时钟沿符合

　　措施: 在中间加个寄存器可能可以解决问题

　　原因: 时钟抖动大于数据延时 , 当时钟很快 , 而 if 等类的层次过多就会出现这种

　　问题, 但这个问题多是在器件的最高频率中才会出现

　　原因: 输入引脚没有驱动逻辑( 驱动其他引脚 ), 所有的输入引脚需要有输入逻辑措施: 如果这种情况是故意的, 无须理会 , 如果非故意 , 输入逻辑驱动 .

　　原因:FF 中输入的PLS的保持时间过短措施: 在 FF 中设置较高的时钟频率

　　原因: 如果你用的 CPLD 只有一组全局时钟时,  用全局时钟分频产生的另一个时钟在布线中当作信号处理 , 不能保证低的时钟歪斜(SKEW).会造成在这个时钟上工作的时序电路不可靠, 甚至每次布线产生的问题都不一样        .

　　措施: 如果用有两组以上全局时钟的 FPGA 芯片, 可以把第二个全局时钟作为另一个时钟用 , 可以解决这个问题 .

　　原因: 时序要求未满足 ,

　　原因: 时序分析发现一定数量的路径违背了最小的建立和保持时间, 与时钟歪斜有关, 一般是由于多时钟引起的

　　原因: 试图编译一个不存在的文件, 该文件可能被改名或者删除了措施: 不管他 , 没什么影响

　　原因: 因为你的波形仿真文件( vector source file ) 中并没有把所有的输入信号(input pin)加进去 , 对于每一个输入都需要有激励源的

　　原因: 模块的名字和project 的名字重名了

　　措施: 把两个名字之一改一下, 一般改模块的名字

　　原因: 模块不是在本项目生成的, 而是直接 copy 了别的项目的原理图和源程序

　　而生成的 , 而不是用 QUARTU将S 文件添加进本项目

　　措施: 无须理会 , 不影响使用

　　原因: 目前版本的  QuartusII 只对该器件提供初步的时序特征分析

　　措施: 如果坚持用目前的器件, 无须理会该警告 . 关于进一步的时序特征分析会在后续版本的 Quartus 得到完善 .

　　措施: 无须理会 . 时序分析可能将锁存器分析成回路. 但并不一定分析正确. 其后果可能会导致显示提醒用户: 改变设计来消除锁存器

　　原因: 没有给输出管教指定负载电容

　　措施: 该功能用于估算TCO和功耗 , 可以不理会 , 也可以在Assignment Editor 中为相应的输出管脚指定负载电容, 以消除警告

　　原因: 使用了行波时钟或门控时钟, 把触发器的输出当时钟用就会报行波时钟,

　　将组合逻辑的输出当时钟用就会报门控时钟

　　措施: 不要把触发器的输出当时钟 , 不要将组合逻辑的输出当时钟, 如果本身如此设计 , 则无须理会该警告

　　原因: 一个 always 模块中同时有阻塞和非阻塞的赋值

　　原因：这个时因为你的波形仿真文件（vector source file）中并没有把所有的输入信号 (input pin)加进去，对于每一个输入都需要有激励源的

　　如果正是希望某些输出被固定置高电平或低电平或者无所谓，就不用管它，否则请检查代码。这样的输出其实没有什么意义        .

　　目的：告诉合成软体不用去考虑没有列出的case 分支，便于化简。

　　缺点：前后仿真不一致，综合的结果和期望的不一致。

　　定义的管脚没有和外部的管脚连接.

　　设计中没提到"78ledcom[4]"，而分配了管脚给它。

　　说明：有时候运行了TCL脚本文件后需要修改，修改后有一些先前分配的管脚不需要了，如果没有delete ，则会出现此提示。

　　解决办法：assignments->pins，把不用的管脚删除即可（TCL脚本文件里的多余管脚分配语句最好也一起 delete ）。

　　PS: 到此为止，有错误或警告时按 F1 查看帮组即可。

　　Quartus 常见警告和错误

　　-=-----可能是说设计中产生的触发器没有使能端

　　-----缺少敏感信号

　　------两者不能连接起来

　　------没有编写testbench文件，或者没有编辑输入变量的值testbench 里是元件申明和映射

　　---在相关的元件里没有当前文件所定义的类型

　　------输出信号与输入信号无关，

　　------- 连接表错误， 形参"alarm"赋值给实参，形参没定义，可能是形参与实参的位置颠倒了，规定形参在实参之前。

　　－－－－－－－－因为前一个错误而导致的错误

　　－－－－－－－－"alarm" 的定义类型与使用的类型不一致

　　-------同一进程中含有两个或多个 if(edge)条件，（一个进程中之能有一个时钟沿）

WIN10开机卡在了正在准备自动修复

Win10系统启动到LOGO界面后，强制重启，反复3次左右，至到显示疑难解答，我们点击疑难解答进入；
接下来这里，我选择的删除所有内容。这里是准备要格式化系统分区C盘，如果想保留C盘内容建议选择另外一个选项，然后自己研究一下吧。之后出现的选项一定要选【仅限安装了windows驱动】 这个选项，另外一个貌似是整个硬盘格掉了。
最后选择初始化。就等着还原吧。对了。提前准备好网卡驱动！

磁盘中的凹槽每一个存放4kb的内存 当文件内存小与4kb 在磁盘依然是占用4kb的空间 如果文件超过了4kb 则占用8kb的空间 以此类推 每超过 即加4kb
存储数据不会每次读取到都存一次 而是先存到缓存中待存到足够大时再一次性存入磁盘
当对数据进行增加、删除、修改时 数据在磁盘上不连续 读取时通过指针串联读取
指针多次跳转会 毁磁盘

配置java环境的原因

如果整数a除以非零整数b，商为整数，余数为零

关于后台传递数据正常，前端页面不显示的bug调试思路

发现数据能传递到页面，说明后台代码正常
第二步：看页面接收数据的代码，和实体的属性名称一致，也没有问题
最后在偶然情况下发现，实体类在自动生成setter、getter代码的时候出现bug，如下

java编译版本不匹配

原因：网络问题，maven仓库有jar包，但不全
解决方法：到maven仓库删除和这个jar有关的内容，alt+F5刷新，让maven重新下载完整的jar包即可

原因：JDK版本过高，不影响项目运行

重新配置内嵌tomcat的端口号步骤如下

通过命令行设置属性值 启动的应用的端口号

这个问题是由于springboot的版本问题。

到maven仓库将jar包删除再下载即可