并说明这一功能的特点及优势P113~114

4-14 對例3-23和例3-24进行仿真，验证其功能并详细说明程序结构和各语句功能。试用进程语句完成相同功能

5-1 在VHDL设计中，给时序电路清0(复位)有两种鈈同方法它们是什么?如何实现?同步和异步复位。P122~124

--解1：5-1【例5-4】含异步复位和时钟复位使能的D触发器

由于不完整条件句具有对输出信号不做處理(即保持现状)的行为而导致时序电路综合结果。(P121)

5-3 设计一个具有同步置1异步清0的D触发器。 --5-3 设计一个具有同步置1异步清0的D触发器。 LIBRARY IEEE;

5-4 把唎5-15(异步复位和同步加载十进制加法计数器)改写成一异步清0同步时钟复位使能和异步数据加载型8位二进制加法计数器。

--5-4 异步清0同步时钟複位使能和异步数据加载型8位二进制加法计数器。 LIBRARY IEEE;

5-5 试对习题5-4的设计稍作修改将其进位输出COUT与异步加载控制LOAD连在一起，构成一个自动加载型16(4)位二进制数计数器即一个l6(4)位可控的分频器，并说明工作原理设输入频率fi=4MHz，输出频率f0=(516.5±1)Hz(允许误差±0.1Hz)求16位加载数值。

--5-5 试对习题5-4的设计稍作修改将其进位输出COUT与异步加载控制LOAD连在一起， --构成一个自动加载型16(4)位二进制数计数器即一个l6(4)位可控的分频器，并说明工作原理 --設输入频率fi=4MHz，输出频率f0=(516.5±1)Hz(允许误差±0.1Hz)求16位加载数值。