}

§6.1 时序逻辑电路概述 §6.2 时序逻辑電路分析

时序逻辑电路分析步骤 寄存器、移位寄存器 同步计时器 异步计数器

§6.3 时序逻辑电路设计

§6.1 时序逻辑电路概述

数字电路按逻辑功能嘚不同特点分为两大类， 一类称为组合逻辑电路简称组合电路。在第 4章已经介绍另一类称为时序逻辑电路，简 称时序电路 时序逻輯电路

任一时刻的输出信号不但取决于当时的输入信号， 而且还取决于电路原来所处的状态

组合逻辑电路（第三章内容）――

任何一个時刻的输出，仅取决于当时的输入而与电路 以前的状态无关 时序逻辑电路 ―― 有记忆 任何一个时刻的输出，不仅与当时的输入有关还與 电路以前的状态有关

例如：拉线开关有记忆、而计算机的复位开关就没有记忆

若时序电路中所有触发器与时序逻辑电路在同一时钟作用丅使能, 叫做同步时序电路, 否则就是异步时序电路。

6.1 时序逻辑电路的分析方法

分析时序逻辑电路的一般步骤：
1．由逻辑图写出下列方程 时钟方程 驱动方程 输出方程

2．将驱动方程代入相应触发器与时序逻辑电路的特性方程求状态方程 3．根据状态方程和输出方程，设定初态,计算狀态转换 表画出状态转换图、时序图 （在异步电路中应注意

4．根据状态转换表或状态转换图，说明给定时序逻辑 电路的逻辑功能

时序电蕗包含组合电路 和存储电路两个组成部 分而存储电路必不可 少。 存储电路的输出状态必 须反馈到输入端与输 入信号一起共同决定组 合電路的输出。

按照存储单元状态变化的特点类

同步时序电路所有触发器与时序逻辑电路的状态变化都是在同一 时钟信号作用下同时发生嘚。 异步时序电路各触发器与时序逻辑电路状态的变化不是同时发生， 而是有先有后异步时序电路根据电路的输入是脉 冲信号还是电岼信号，又可分为：脉冲异步时序电 路和电平异步时序电路

按照输出信号的特点，时序电路可分为米里型 （mealy）和摩尔型（moore）两种

§6.2 时序逻辑电路分析

1.根据给定的逻辑电路图，写出每个触发器与时序逻辑电路的驱动方 程时钟方程和电路的输出方程。 2.求出电路的状态方程把驱动方程代入相应触发器与时序逻辑电路 的特性方程，可求出每个触发器与时序逻辑电路的次态方程即电路 的状态方程，并标出时鍾条件 3.列出完整的状态转换真值表（包括检查电路能否自 启动）。画出状态转换图或时序图依次假设初态， 代入电路的状态方程输絀方程，求出次态（对n 个触发器与时序逻辑电路来说，应包括2n个状态）及输出列出完整 的状态转换真值表，简称状态转换表 4.确定时序电路的逻辑功能。

例:试分析下图所示时序逻辑电路的逻辑功能,

1、根据图可写出 电路的驱动方程：

3、写出输出方程为：Y=Q2Q3

由于电路每一时刻嘚状态都和电路的历史情况有关的 缘故,所以我们有必要将在一系列时钟信号操作下电 路状态转换的全部过程找出来,则电路的逻辑功能便 可┅目了然 状态转换表：若将任何一组输入变量及电路初态的取 值代入状态方程和输出方程，即可算得电路次态和输 出值：以得到的次态莋为新的初态和这时的输入变 量取值一起，再代入状态方程和输出方程进行计算 又可得到一组新的次态和输出值。如此继续将结果 列为真值表形式，便得到状态转换表

例题中电路无输入变量，次态和输出只取决于电路的初态设 初态为Q3Q2Q1=000，代入其状态方程及输出方程得：

又以Q3Q2Q1=001为初态，代 入状态方程和输出方程得：

又以Q3Q2Q1=010为初态代 入状态方程和输出方程得：

如此继续，依次得到100101，110000，又返回最 初设萣的初态列出其状态转换表。

最后还要检查一下得到的状态转换表是否包含 了电路所有可能出现的状态结果发现， Q3Q2Q1的状态组合共有8种而根据上述计算 过程列出的转换表中只有7中状态，缺少 Q3Q2Q1=111 这个状态将此状态代入到状态 方程中计算得到Q*3 Q*2 Q*1=000 ，将这个计算 结果补充到表中以後才得到完整的状态转换 表。

每经过七个时钟触发脉冲 以后输出端Y从高电平跳变为 低电平且电路的状态循环一 次。 所以此电路具有对時钟信 号进行计数的功能且计数容 量等于七，称为七进制计数器 若电路初态为111，代入方程 得：

状态转换图：更形象表示时序电路的逻輯功能

→代表转换方向，输入变量取值写出斜线之上输出值 写在斜线之下。

时序图：在时钟脉冲序列作用下电路状态输出状态 随时間变化的波形图叫做时序图。

例5-2：试分析下图所示时序逻辑电路

解：该电路为同步时序逻辑电路时钟方程可以不写 （1）写出驱动方程：

（2）写输出方程：本例除Q1、Q0外没有其他输出，无输出方程

（3）求状态方程（即各触发器与时序逻辑电路的次态）

（4）状态转换表及状态图

（5）给定时序逻辑电路的逻辑功能 M=0时 自启动

M=0 3进制加法计数器能自启动

3进制减法计数器，能自启动

该电路是一个能自启动的可逆3进制计数器

例5-2：试分析如图所示的时序逻辑电路 C & Q2

解：（1）写出驱动方程：

（4）状态转换表、状态转换图

时钟的时针、 分针、秒针 之间的关系 和计数器的 关系

§6.3 时序逻辑电路设计

据给出的具体逻辑问题设计时序电路图 来完成这一逻辑功能。要求电路最简最简标 准：触发器与时序逻輯电路和门电路数目最少，其输入端最少

1、逻辑抽象，得出状态转换图（表）

①分析因果关系确定输入变量，输出变量 ②确定电路的狀态数 ③定义逻辑状态含意将电路状态之间的转 换关系找出来

2、状态化简： ? 在状态转换图中有两个以上状态，它们输 入相同输出相同。转换到的次态也相同 则可称它们为等价状态。多个等价状态可 合并为一个状态状态化简的目标是建立 最小的状态转换图。

3、状态分配：确定触发器与时序逻辑电路的数目n取2n-1<N?2n， N为状态转换图中的有效状态给电路的每个状 态分配一个二进制代码，又称状态编码编码方 案以组合电路是否最简为标准。 4、选定触发器与时序逻辑电路类型求出输出方程，状态方程 （次态方程）和驱动方程 5、根据求出的輸出方程和驱动方程画出逻辑电 路图。 6、检查设计的逻辑电路是否具有自启动能力 若不能自启动应采取措施解决。

例１ 设计一个带进位輸出端的十三进制计数器 解：分析：计数器无输入逻辑信号只有进 位输出信号，属于摩尔型电路C――进位信号， C＝1为有进位输出C＝0為无进位输出十三进制 计数器应有13个状态：

画出表示次态逻辑函数和进位输出函数的卡诺图:

将以上5个卡诺 图化简得：

若选用JK触发器与时序邏辑电路,则将状态方程转换为 Qn+1=JQ+KQ 标准形式.

若选用JK触发器与时序逻辑电路,则将状态方程转换为 Qn+1=JQ+KQ 标准形式.

为验证电路的逻辑功能是否正确,可将0000作為初始状态代入状态方程依 次计算,所得结果应与以上所列的状态转换表相同。 最后应检查电路的自启动将3个无效状态1101、1110和1111分别代入状 态方程计算，所得次态分别为0010、0010和0000故电路能自启动。

设计一个时序逻辑逻辑电路电路的状态转换图如左图所示，M为

输入逻辑变量要求鼡边沿D触发器与时序逻辑电路实现逻辑电路

由卡诺图写出状态方程：

采用D触发器与时序逻辑电路，则Q*=D所以：

例：设计一个串行数据检测器，要求在连续输入三个或三个 以上“1”时输出为1其余情况下输出为0。

一、抽象、画出状态转换图 二、状态化简 用X（1位）表示输入数据 鼡Y（1位）表示输出（检测结果）

四、选用JK触发器与时序逻辑电路求方程组

六、检查电路能否自启动 将状态“11” 代入状态方程和输出方程，分 别求X=0/1下的次态和现态下的输出得到：

例5-3：试用JK触发器与时序逻辑电路设计一个同步六进制加法计数器。 解：设计步骤如下 (1)确定触发器与时序逻辑电路个数n 按照2n≥N来确定 N为计数器状态数， N也称为计数长度 N也称为计数器的模 本例N=6，现取n＝３用３个触发器与时序逻辑電路 (2)选择状态编码、并画出状态转换图 本例有六个状态：S0～S5，可设S0=000；S1=001； S2=010；S3=011；S4=100；S5=101

因为是六进制加法计数，状态S5→S0时产生进位：C=1

(3)求状态方程、输出方程

状态方程即计数器的次态方程 0

并不是最简形式，是为了和JK触发器与时序逻辑电路 的特性方程进行比较得到驱动方程

为了和JK觸发器与时序逻辑电路的特性方程进 行比较，得到的驱动方程

将状态方程和JK触发器与时序逻辑电路的特性方程进行比较即可求 得驱动方程 JK触发器与时序逻辑电路的特性方程

(5)根据驱动方程和输出方程画逻辑图

将两个无效状态：110、 111分别代入状态方程和输 出方程，计算

计数器可鉯从无效状态进入有效状态所以该计数器可以

设计一个自动出售饮料机的逻辑电路，它的投币口每次只能投入一 枚五角或一元的硬币投入一元五角硬币后及其自动给出一杯饮料（饮 料为1.5元一杯）；投入两元硬币后，在给出饮料的同时找回一枚五角的 硬币

电路的状态数M=3，依据题意画出状态转换表和状态转换图

正常工作时不会出现 AB=11的情况所以与 之对应的S*、Y、Z均做 约束项处理。

取触发器与时序逻辑电路的位数n=2,则21＜3 ＜22故符合要求。现 以触发器与时序逻辑电路状态Q1Q0的00、01、10分别代表S0、S1、 S2则从上述图表可画出表示电路次态/输出 （Q1*,Q2*/YZ）的卡诺图。

將卡诺图分解分别画出表示Q1*、Q2*、Y、Z的卡诺图。

如果选用D触发器与时序逻辑电路由卡诺 图可以写出电路的状态方程、 驱动方程和输出方程分别为：

常用的集成中规模组合逻辑电路

§6.2.2 寄存器、移位寄存器

在数字系统中，常需要一些数码暂时存放起来这种 暂时存放数码。一個触发器与时序逻辑电路可以寄存1位二进制数码 要寄存几位数码，就应具备几个触发器与时序逻辑电路此外，寄存 器还应具有由门电蕗构成的控制电路以保证信号的 接收和清除。 数码寄存器具有接收、存放、输出和清除数码的 ? 若n位信息同时被存入寄存器或同时由寄存器输出 功能。 则称为并行输入或并行输出；若n位信息在n个时钟脉 在接收指令（在计算机中称为写指令）控制下 冲作用下，依次存入n位寄存器或依次由n个寄存器输 将数据送入寄存器存放；需要时可在输出指令（读出 出则称为串行输入或串行输出。寄存器输入、输出 指令）控制下将数据由寄存器输出。 的方式可有并入/串出、并入/并出、串入/串出、串入/ 并出等多种形式

数码寄存器 数码寄存器又称基本寄存器是最简单的寄存器。它只有 清除原有数码和接收存放数码的功能上图所示是四位 寄存器T4175的内部逻辑图。由4个上升沿触发的D触发器与時序逻辑电路 构成,用于存放四位二进制数Ｄ0―Ｄ３是并行数据输入 端,Q0―Q3是并行数据输出端, 为异步清零端,cp是时钟控 制端。

移位寄存器除了具有寄存数码的功能外还具 有移位功能，即在移位脉冲作用下能够把寄 存器中的数依次向右或向左移。它是一个同步 时序逻辑电路按照数据移动的方向,可分为单 向移位和双向移位。而单向移位又有左移和右 移之分

移位寄存器设计比较容易，因为它的状态受移位功 能嘚限制如原始状态为010，当它右移时其次态 只有两种可能，当移进1时则次态为101；如移进0 时，则次态为001.以3为右移为例输入信号用DR表 示，则状态迁移方程可表示为：

用D触发器与时序逻辑电路组成时由于Qn+1=D，故

单向移位寄存器 图所示为3位单向右移移位寄存器,由3个D 触发器与时序逻辑电路构成将前一位触发器与时序逻辑电路的输出与后一位 触发器与时序逻辑电路的输入相连，将前一位数据移至后一位 在cp移位指令控制下,数据依次由D0输入,经3 个cp脉冲,可并行输出Q0――Q3。也可依次由 Q3串行输出构成串入/串出和串入/并出两种工 作方法

例如：在3个时钟周 期內输入代码依次 为101，而移位寄存 器的初始状态为 Q0Q1Q2=000,那么 在移位脉冲（也就 是触发器与时序逻辑电路的时钟脉 冲）作用下移位 寄存器里代码嘚移 动情况如下表所示, 右图给出了触发器与时序逻辑电路 输出端在移位过程 中的电压波形。

在CP上升沿时DR端数据依次移入寄存器、数据依佽右移 DR端称为串行输入端，Q2端称为串行输出端 B 移位过程Q0、Q1、Q2的波形相同，依次滞后一个CP的周期

集成移位寄存器种类很多功能与前所述楿同。 它有双向单向；也有并入/并出、并入/串出、 串入/并出、串入/串出；还有四位、八位等类 型。下图所示是一种功能较强的集成四位雙向 移位寄存器74LS194它是在单向移位寄存器 的基础上，增加由门电路组成的控制电路实现 的74LS194为四位双向移位寄存器。与 74LS194的逻辑功能和外引腳排列都兼容的芯

2．集成双向移位寄存器

图5-8 双向移位寄存器74LS194 （a）外引脚图 （b）逻辑符号

结论：清零功能最优先（异步方式）s 计数、移位、并行输入都需CP的↑到来 （同步方式） 工作方式控制端M1M0区分四种功 能。

右移时从Q3串行输出左移时 由Q0串行输出

用74LS194A接成8位双向移位寄存器，將一片的Q3接到 另一片的DSR端而将另一片的Q4接到另这一片的DSL端， 同时把两片的M1、M0、CP和CR’分别并联就行了

计数器是使用最多的时序电路可以鼡来对时钟脉冲 计数，还可用于定时分频，产生节拍脉冲进行数 字运算等。

计数器有几个有效状态构成循环（即有效循环 ）就叫做幾进制计数器

按计数器中的触发器与时序逻辑电路是否同时翻转分类，可把计数器 分为同步和异步两类 ? 在同步计数器中，当时钟脉冲输叺时触发器与时序逻辑电路的翻转 是同时发生的 ? 在异步计数器中，触发器与时序逻辑电路的翻转有先有后不同时 翻转。

计数器能够记憶输入脉冲的数目叫做计数器的计数容量、长 度或模

1. 按计数过程中计数器中的数字增减分类

加法计数器，随计数脉冲的输入而做依次递增计数 减法计数器，做依次递减计数 可逆计数器，计数过程可增可减

2. 按计数器中数字的编码方式分

二进制计数器：按二进制数运算規律进行计数的电 路称作二 进制计数器。

十进制计数器：按十进制数运算规律进行计数的 电路称作十进制计数器 任意进制计数器：二进淛计数器和十进制计数器 之外的其它进制计数器统称为任意进制计数器。

3．按计数器中触发器与时序逻辑电路翻转是否同步分 异步计数器：计数脉冲只加到部分触发器与时序逻辑电路的时 钟脉冲输入端上而其它触发器与时序逻辑电路的触发信号则由电 路内部提供，应翻转嘚触发器与时序逻辑电路状态更新有先有后的 计数器称作异步计数器。 同步计数器：计数脉冲同时加到所有触发器与时序逻辑电路的 时鍾信号输入端使应翻转的触发器与时序逻辑电路同时翻转的计 数器，称作同步计数器

在一个多位二进制数的末位上加１时，若其中第 i 位（即任何一位）以下各位皆为１时则第 i 位应 改变状态（由0变成1，由1变成0）而最低位的状 态在每次加1时都要改变。

同步计数器既可用T觸发器与时序逻辑电路构成也可以用T?触发 器构成。 同步二进制计数器一般由JK触发器与时序逻辑电路转换 成T触发器与时序逻辑电路构成洇为T触发器与时序逻辑电路只有两个功能:T=1 时,计数；T=0时,保持。满足脉冲计数的要求

T触发器与时序逻辑电路和T′触发器与时序逻辑电路 1.T触发器与时序逻辑电路 将JK触发器与时序逻辑电路的J和K相连作为T 输入端就构成了T触发器与时序逻辑电路。

②状态真值表 Qn+1

2.T′触发器与时序逻辑电路 當T触发器与时序逻辑电路的输入端为T=1时称为T′触发器与时序逻辑电路。

① 所有触发器与时序逻辑电路的时钟控制端均由计数脉冲CP输入CP 嘚每一个触发沿都会使所有的触发器与时序逻辑电路状态更新。 ② 应控制触发器与时序逻辑电路的输入端可将触发器与时序逻辑电路接荿T触发器与时序逻辑电路。 当低位不向高位进位时令高位触发器与时序逻辑电路的T＝0，触发器与时序逻辑电路 状态保持不变； 当低位向高位进位时令高位触发器与时序逻辑电路的T=1，触发器与时序逻辑电路翻 转计数加1。 由此可知：当通过T端状态控制时第i位触发器与时序逻辑电路输入端 的逻辑式为： T ? Q Q ...Q

T0 ? 1 只有最低位每次输入计数脉冲时它都要翻转，故

用T触发器与时序逻辑电路构成同步二进制 加法计数器

4位二進制加法计数器的状态转换表

中规模集成4位同步二进制计数器74161

它除了具有二进制加法计数功能外还 具有预置数、保持和异步清零等附加功能

当 RD和L都为无效信号时， D 执行计数功能按左图顺序计 数。 清零信号和预置数信号都优 先于计数信号 例如当计数循环进行到0110 这个状态時，突然产生了一 个清零信号这导致0100的 下一个状态就不是0111了， 而是0000了 例如当计数循环进行到0110 这个状态时，突然产生了一 个预置数信号所给的预置 数为0010，这导致0100的下 一个状态就不是0111了而

同步二进制减法计数器 原理：根据二进制减法运算 规则可知：在多位二进 制数末位減1，若第i位以 下皆为0时则第i位应翻 转。 由此得出规律若用T触发 器构成计数器，则第i位 触发器与时序逻辑电路输入端Ti的逻辑 式应为：

用T觸发器与时序逻辑电路构成同步二进制 减法计数器

将同步二进制加法计数器和减法计数器结合起 来,增加控制门,产生加/减控制信号来改变各觸 发器输入信号的连接,使计数器成为既能作加法 运算又能作减法运算的可逆计数器 二进制可 逆计数器可分为单时钟输入式和双时钟输入式。

a.单时钟方式： 加/减脉冲用同一输入端 由加/减控制线的高低电平决定加/减 器件实例：74LS191（用T触发器与时序逻辑电路） 当U’/D=0时，计数器做加法计数 当U’/D=1时计数器做减法计数

C/B是进位、错位信号输出端。

b.双时钟方式 器件实例：74LS193（采用T’触发器与时序逻辑电路即T=1）

4个触发器与時序逻辑电路均工作在 T=1状态，只要有时钟 信号加到触发器与时序逻辑电路上它 就翻转.当CLKU端有计 数脉冲输入时，计数器 做加法计数当CLKD 端囿计数脉冲输入时， 计数器做减法计数 74LS193也有异步置零 和异步预置功能，当 RD=1时异步置零而不 受计数脉冲的控制， LD’=0(RD=0）时将立 即把D0―D3的狀态置入 FF0―FF3中，与时钟脉 冲无关

2、同步十进制计数 器 ①加法计数器 基本原理：在四位 二进制计数器基础 上修改，当计到 1001时则下一个 cp电蕗状态回到 0000。

器件实例：十进制计数器74 160

③十进制可逆计数器 基本原理一致电路只用到的十 个状态 实例器件 单时钟： 双时钟：74192

1、N > M 原理：计數循环过程中设法跳过N-M个状态。 具体方法：置零法 置数法

?异步置零法 ? ?同步置零法

?异步预置数法 ? ?同步预置数法

（1）利用异步置0法获得M进制计數器(对于有异步置零端的器件）

入01，2…，N个计数脉冲CP 时计数器的状态 N进制计数器的计数工作状 态应为N个：S0，S1S2…，SN-1 在输入第M个计数脈冲CP后 电路进入SM状态，通过控制电 路利用状态 SM 产生一个有效 置0信号，送给异步置0端使 计数器立刻置0，即实现了N进 制计数

异步置0时狀态SN出现的时间有多久？

时间极短（通常只有10ns左右）所以SM状态仅在极短的时间瞬时出现， 在稳定的状态循环中不包括 SM状态.

（2）利用同步置0法获得M进制计数器(对于有同步置零端的器件）

对于有同步置零输入端 的计数器由于置零输入端 变为有效点评后计数器并不 会立刻被置零，必须等下一 个始终信号到达后才能将 计数器置零，因而应由SM-1 状态译出同步置零信号而 且，SM-1 状态包含在稳定状 态的循环当中

置数法 采用置数法构成N进制计数器电 路,必须具有预置数功能。 其方法是:利用预置数功能端（给计 数器重复置入某个数值该数值即为 人为设定嘚电路的初始状态）,使计数 过程中,跳过(M-N)个状态,强行置入某 一设置数,当下一个计数脉冲输入时, 电路从该状态开始下一循环。

对于同步预置数嘚计数器LD‘的信号应该从Si状态 译出，待下一个CLK信号到来时才将要置入的数据 置入计数器中。稳定的状态循环中包含有Si状态 对于异步預置数的计数器，LD‘的信号应该从Si+1状 态译出 Si+1状态只在极短的瞬间出现，稳定的状态循 环中不包含有这个状态

例：将同步十进制的74160接成陸进制计数器

工作状态 X 置 0（异步） X 预置数（同步） 1 保持（包括C） 0 保持（C=0） 1 计数

该计数器兼有 异步置零和同 步预置数的功 能，所以置零 法和置数法都 可采用

（2）关键怎样由S6状态译出低 电平信号送给 端，将计数 LD 器置零

缺点：置0信号作用时间短

置数法 （a）置入0000

可以从计数循环Φ任 何一个状态置入适当的数 值而跳越Ｎ－Ｍ个状态， 得到Ｍ进制计数器

利用Q3Q2Q1Q0＝ 0101状态 译码产生ＬＤ’＝０的信号，下 一个ＣＰ信号到达時置入0000 状态从而跳过这４ 个状态，得到六进制计数器 从图中可以看到，电路所取的 ６个循环中没有1001状态（进 位信号时有1001状态译码产生 嘚）所以进位过程中没有输 出信号，这时进位信号应由Ｑ２ 端引出

置数法 （b）置入1001

电路用0100状态译码产 生LD‘=0的信号，下一CP信 号到来时置叺1001（入虚线 所示）因而循环中包含了 1001这个状态，每个计数循 环都会在C端给出进位信号

异步清0， 1010时 瞬间的 过渡状 态不 包括在 有效循 环Φ

②预置数法举例（将74160结成五进制，74160具有同步预置数端）

由于时同步预置数所 以0100包含在循环中

都是五进制，使用的有效状态不同

N1和N2间的連接有两种方式： a.并行进位方式：用同一个CP低位片的进位 输出作为高位片的计数控制信号（如74160的 EP和ET） b.串行进位方式：低位片的进位输出莋为高位 片的CP，两片始终同时处于计数状态

附：用级联（相当于串行进位）法实现N进制 计数器的方法（异步）

课堂讨论：级联法实现更夶容量计数器时，计 数器的顺序如何

这样构成的N进制计数器的计数状态将保留M1 进制计数器的特点。

（2）构成大容量计数器

①先用级联法 計数器的级联是将多个集成计数器（如M1进制、 M2 进 制 ） 串 接 起 来 以 获 得 计 数 容 量 更 大 的 N （=M1×M2）进制计数器。 一般集成计数器都设有级联用嘚输入端和输出 端 异步计数器实现的方法：低位的进位信号→高 位的CP端 ②再用脉冲反馈法

例：用74160接成100进制计数器

M=100，N1=N2=10 以第一片的进位输絀C 作为第二片的EP和ET输 工作状态 入，当第一片计成9 置 0（异步） （1001）时C变为1， 下个ＣＰ信号到达时第 预置数（同步） 二片为计数工作状态 保持（包括C） 计为１，而第一片计成0 （0000）它的Ｃ端回 保持（C=0） 到低电平。第一片的EP 和ET恒为１始终处于 计数 计数工作状态。

两片74160的EP和ET恒为１，都工作在计数状态 第一片每计到9（1001）时Ｃ端输出变为高电平，经 反相器后使第二片CLK端为低电平下一个计数输 入脉冲到达后，苐一片计成0（0000）状态Ｃ端跳 回低电平，经反相后使第二片的输入端产生一个正 跳变于是第二片计入一。可见在这种接法下两 片74160不是哃步工作的。

②M不可分解 采用整体置零和整体置数法：

先用两片接成 M’> M 的计数器

然后再采用置零或置数的方法

工作状态 X 置 0（异步） X 预置数（同步） 1 保持（包括C） 0 保持（C=0） 1 计数

解：先用两片74LS161接成100进制（也叫模为100）的计数器 再利用反馈清0或预置数法构成84进制（00-83）计数器。

虽然CP哃时送到了个位和十位（同步）但只有个位计到1001时，TC=1十 位的T=1，在下一个CP的上升沿到来时十位才加1计数，个位回到0000

试分析图题6.13所示的電路画出它 的状态图，说明它是几进制计数器

74161是异步清零、同步置 数，模16计数器其中RD是 异步清零端，LD是同步预置数 图中EP=ET=1，保证正瑺计数 控制端，两者均是低电平有效 RD=1说明清零无效， D3、D2、D1、D0是预置数据 D3D2D1D0=Q3Q211Q1控制LD。此 输入端EP和ET是计数使能 电路工作过程如下： 端，计數时EP、ET均应置于 设0000为初始状态则 高电平，RCO是进位输出端 CP是计数脉冲输入端。 D3D2D1D0=0011LD＝0，这意味着

在第一个脉冲作用下要置数，使 Q3Q2Q1Q0=0011；当 Q3Q2Q1Q0=0011时则LD＝1，这 意味着在第二个脉冲作用下要计 数，而置数无效使 Q3Q2Q1Q0=0100；……就这样逐 次分析各个状态，并画出对应的状 态图如图解6.13所示可見它是八 进制计数器。

试分别用以下方法设计一个七进制计数器： （1）利用74163(十六进制计数器）的同步清零功能； （2）利用74161（十进制计数器）的同步置数功能

（1）74163是16进制同步加法计数器，它的 清零端RD为同步清零方式所以要利用同 步清零法来完成七进制计数器： 由于七进制計数器的模数小于16，所以用一 片74163即可但要构成七进制计数器，应 利用输出状态0110反馈清零具体接法如图 解6.17（b）所示。这一电路的输出也將在 之间循环当出现0110时，与非 门输出低电平使RD为0，在下一个CP脉 冲的作用下才可清零，所以0110是一个有 效状态

（2）74161具有同步置数功能。设此 计数器的初始状态是0010,若利用置 数端反馈置数应使 D3D2D1D0=0010，并将反馈置数信 号引至同步预置数控制端LD由于 是同步置数方式，所以应利鼡输出 状态1000反馈置数，这时的计数器在 七个状态之间循环完成 七进制计数功能，具体接法如图解 6.17（c）所示

试分别用以下方法设计一个82進制计数器： （1）利用74160（十进制）的异步清零功能； （2）利用74160的同步置数功能 由于82进制计数器的模数已超过10而小于100，所以可先将两片 74160级联連成模100的计数器级联采用同步方式。即将计数脉冲同 时引至两片74160而用低位片的进位输出端RCO去控制高位片的EP、 ET。当低位片输出状态出现1001時RCO输出高电平，送至高位片的 EP、ET在下一个计数脉冲的作用下，低位片输出状态由1001变为 0000同时高位片计一个数，实现逢十进一 （2）74160是┅种8421BCD码十进制同步加法计数器。具有异步清零 功能74160的清零端低电平有效，所以反馈清零回路用与非门以便 在清零时提供低电平。利用74160嘚异步清零功能构成的82进制计数器

（2）74160具有同步置数功能并且低电平有效，若 利用同步置数功能构成82进制计数器（初始状态为 零）只偠使两片74290的D3D2D1D0=0000，并将反 馈置数信号引至同步预置数控制端LD由于是同步置 数方式，所以应利用输出状态81反馈置零，才可完 成82进制计数功能具体接法如图所示。

对于两片的清零信号（置数信号）共用一个门 电路需要区分个位和十位。

对于两片的清零信号（置数信号）分别鼡各自的门 电路给出有效的低电平信号不用区分个位和十位。所以 总的进制数为6×3=18进制

下图是用74160（异步置零，同步置数十进制计数器） 级联的电路试分析是多少进制计数器。

四、移位寄存器型计数器 1、环形计数器

N位移位寄存器组成的环形计数器 只用了N个状态

N位移位寄存器组成的扭环形计数 器用了2N个状态。

三、任意进制计数器的构成方法

用已有的N进制芯片组成M进制计数器，是常用 的方法

*讨论：1.中規模集成计数器是一种应用非常广泛、灵活 的集成电路。它的分类如下： 不同类型的计数器是由型号区分的我们可以根据 集成计数器的型号来查询集成电路手册或相关书籍，便 可获得集成计数器的名称、功能表、时序图、管脚排列 图、电路参数等由此即可了解本型号的計数器属于何 种类型、它的具体功能、信号之间的时序关系、管脚排 列等信息。在此基础上便可以灵活地应用计数器了。

2. 利用集成计数器可以构成任意进制的加法计数器在设计 过程中，要注意以下几个不同点： （1）模10计数器和模16计数器的不同点： 若用模10计数器构成任意計数器： 其输出状态是8421BCD码如：“24”应表达为（0010， 0100）当计数器的模小于10时，用一片集成电路即可完 成当计数器的模大于10时，需用多片集成电路完成多 片集成电路之间的进位关系是逢十进一。

若用模16计数器构成任意计数器： 其输出状态是自然二进制数码如：“24”应表達为 （11000）；当计数器的模小于16时，用一片集成电路即 可完成当计数器的模大于16时，需用多片集成电路完成 多片集成电路之间的进位关系是逢十六进一。

（2）清零端和预置端的不同点： 清零端只可用来反馈清零需将反馈清零信号反 馈至清零端。预置端放在无效状态这樣构成的计数 器初始状态一定是0000。 预置端可以用来反馈置数需将反馈置数信号反 馈至预置数控制端，而预置数输入端放计数器的初始 值清零端放在无效状态。这样构成的计数器初始状 态可以任意当然包含0000。

（3）清零功能和预置功能是同步方式或异步方式的不同点： 一般情况下： 异步清零功能：构成M进制的计数器即用状态M反馈清零。 同步清零功能：构成M进制的计数器要用状态M－1反馈清零。 异步预置功能：构成M进制的计数器要用状态S+M反馈置数 （S指计数器的初始状态对应的十进制数）。 同步预置功能：构成M进制的计数器要用状态(S+M)-1反饋置 数。

3. 利用集成计数器也可以构成任意进制的减法 计数器与加法不同的是： 减法计数器的初始状态应为计数状态中的最大 的数，如：構成七进制计数器则初始状态可 为0111，然后在计数脉冲作用下逐次递减（要 用具有减法功能的计数器并将其控制端放在 减法的位置），唍成一次循环时可通过反馈 置数使计数器回到初始状态。

某计数器的输出波形如图所示试确定该计数器的模（上升沿触发）。

所以计數器的模为6（六进制计数器）

试分析图示电路是几进制计数器（74160十同步置数 异步清零十进制计数器）

状态图如图解所示。它是九进制计數器

试分析图示电路是几进制计数器（74160十同步置数 ，异步清零十进制计数器） 0110

解：因为N＝48而74160为模10计数器，所以要用两片74160构成 此计数器

先将两芯片采用同步级联方式连接成100进制计数器， 然后再用异步清零法组成了48进制计数器

分析下图所示电路的逻辑功能，并画出状态轉换图、状态 转换表、时序图并判断电路能否自启动 (20分）

(5) 电路功能 （2分） 由以上分析可知：该电路为能自启动的同步五进制加法计数器。对 时钟脉冲计数

时序电路结构特点：电路中一定有触发器与时序逻辑电路。 时序电路逻辑功能特点：有记忆功能 时序电路逻辑功能嘚描述方法： 次态方程（注意使能条件特别是对于异步计数器）和输出 方程：它是分析、设计时序电路所必需的描述方法。 状态转换表和狀态转换图：非常直观地反映了时序电路 工作的全过程和逻辑功能 时序图：适用于时序电路的调试、故障分析 常见的时序逻辑电路有：計数器、寄存器、顺序脉冲发 生器等，他们都是在时钟脉冲作用下工作的 本章系统地介绍了时序电路的分析方法和设计方法重点 介绍了典型中规模计数器、寄存器、顺序脉冲发生器的功 能和应用。

5.6集成时序逻辑电路 应用设计举例

根据工程技术和逻辑功能要求,正确合理选用 芯片,设计出系统电路 了解设计步骤

一、设计步骤如下：(供参考)

根据要求确定方案,进行必要的论证。 根据已确定方案选择器件,选择器件的種类、 型号要从功能、指标参数和价格等方面考虑 画出逻辑图。 进行安装调试具体问题具体处理，必要时可 修改原设计

[例]试设计一個从1到99分频的可调分频 电路。

解： 确定方案 ⑴ 根据命题对电路功能的要求所选主要集成 逻辑器件应是计数器（分频器）。 本题应满足的朂大分频能力是99,故采用两片 十进制计数芯片可以满足分频倍数的设置 可由计数过程中输入脉冲与进位（借位）信 号的关系来决定。
选择兩片74LS192同步十进制可逆计数器为了 改变置入数据，再选两只8421BCD码拨码盘和８只 3.3kΩ电阻,另外还要选一片7404反相器,以将借 位信号送给置数使能端 ⑶ 画出电路逻辑图。 1～99分频电路逻辑图如下：

内部开关接通时置入 数据为1，断开时为0

反相器G：①将BO的脉冲由负变为正脉冲并输出 ②当BO結束时,将由0到1的正跳变变为由1 到0的负 跳变,满足置数使能端的置数,使电路往复不停地工作。

[例]某工厂厂区有50盏路灯试为该厂配电值班室设計 一个路灯巡回检测电路，要求每盏灯每次检测半分钟 电路要实时显示被测灯的序号，有灯损坏要显示出来并 显示出已损坏灯的序号茬每盏灯的回路中串联一采样 电阻，由电阻向检测电路提供信号灯好时检测电路输 出5V电压,灯坏时电压为零。 巡 检 电 路 方 框 图

解: ⑴ 确定方案 根据设计要求必须有计数分频电路，以实现定时 半分钟检测一盏灯还应通过计数显示被测灯的０～

49序号,为了能依次检测50个灯信号，甴数据选择器

每半分钟选通一个通道,选择器的地址信号应由时钟脉 冲周期为半分钟的6位二进制计数器产生（26=64＞50 ＞25=32）,系统还应包含工作电源

依次构成五、十、六和五分频电路，最 后获得周期为30S的频率的信号

（3） 画 出 逻 辑 电 路 图

高位输出端为两个， 低位输出端为四个 总共構成了6位地址码 两组计数器均构成五十进制计 数器，且采有CR清零端反馈清 零法清零

上页的电路图由半分钟脉冲信号发生、6位地 址码产生器、灯序号计数译码显示器组成。 由于74LS163是同步清零故清零输出代码取用 (49)10的二进制代码(，当计数达此值时, 计数器在下个时钟脉冲到来时返零 74LS160是异步清零其清零输出代码取用(50)10 而的8421BCD码为()BCD,在计数值达 到50瞬间，产即清零显示全零，这使两组计数

一级由四片74LS150 16选1数据选择器构 成其輸入地址码均 为A3～A0

二级由74LS153双4选1 数据选择器组成，地址 码为A5A4

上页的电路图由两级选择器电路组成

由发光二极管LED作为路灯损坏指示，如 有某蕗路灯损坏则该路输入数据Di 为0, 第一级数据选择器输出W=1,然后再由第二 级地址码A5A4来判断四片74LS150中哪一 片输出W为所对应灯号,经第二级数据选择器 輸出Y=1,发光二极管亮。 相反若无灯损坏，各路输入Di均为１则 Ｗ=0，Ｙ=0 发光二极管不亮．}

}