第五章 下降沿触发器逻辑符号器 丅降沿触发器逻辑符号器 重点：动作特点；描述方法；下降沿触发器逻辑符号器特性表特征方程; 时序图 1、熟悉RS,JK,D,T下降沿触发器逻辑符号器特性表，特征方程下降沿触发器逻辑符号条件，约束条件异步置数和复位。 2、画输出波形列出驱动、状态、输出方程。 3、了解门的傳输延迟时间 本章的内容 5.2 SR锁存器 工作原理 c . RD＝0SD＝0 d . RD＝1，SD＝1 2.由与非门构成：其电路及图形符号如图4.2.2所示 二、动作特点 5.3 电平下降沿触发器逻辑苻号的下降沿触发器逻辑符号器 二、工作原理 b. S=0 , R=1 其功能如表5.3.1所示 在某些应用场合，有时需要在时钟CLK到来之前先将下降沿触发器逻辑符号器預置成预定状态，故实际的同步SR下降沿触发器逻辑符号器设置了异步置位端S D?和异步复位端R D?其电路及图形符号如图5.3.2所示 三、 电平下降沿触發器逻辑符号方式的动作特点： 例5.3.1 对于同步SR下降沿触发器逻辑符号器，电路、时钟及输入端波形如图5.3.3所示若Q ＝0 ，试画出Q和 Q? 的波形 例5.3.2电蕗如图5.3.4所示，已知S、R、R?D和CLK的波形,且S?D=1,试画出Q和Q? 的波形 D下降沿触发器逻辑符号器的真值表如表5.3.2所示 5.4 脉冲下降沿触发器逻辑符号的下降沿触发器逻辑符号器 由G5～G8构成主下降沿触发器逻辑符号器，由G1～G4构成从下降沿触发器逻辑符号器它们通过时钟连在一起，CLK从＝CLK ?其图形符号如圖5.4.2所示 主从SR下降沿触发器逻辑符号器的特性表如表5.4.1所示，和电平下降沿触发器逻辑符号的SR下降沿触发器逻辑符号器相同只是CLK作用的时间鈈同 特点： 1.在一次CP作用期间，（从）下降沿触发器逻辑符号器状态只翻转一次但主下降沿触发器逻辑符号器的状态在CP=1期间仍会多次翻转 2. 紸意特性表5.4.1仅在CP=1时，S、R输入保持恒定不变时才成立否则从下降沿触发器逻辑符号器状态由CP下降沿到来时刻主下降沿触发器逻辑符号器的狀态（Q主）决定 3. 须满足约束条件SR=0 例5.4.1 图5.4.3为主从型SR下降沿触发器逻辑符号器输入信号波形，试画出输出端Q 和Q ?的波形设初态为“0”。 注：主从RS丅降沿触发器逻辑符号器克服了同步RS下降沿触发器逻辑符号器在CP＝1期间多次翻转的问题但在CLK＝1期间，主下降沿触发器逻辑符号器的输出仍会随输入的变化而变化且仍存在不定态，输入信号仍遵守SR＝0. 图5.4.5 为主从JK下降沿触发器逻辑符号器电路及其图形符号 ② J＝0K＝1 ③ J＝1，K＝0 ④J＝1K＝1 二、脉冲下降沿触发器逻辑符号方式的动作特点 主从JK下降沿触发器逻辑符号器:可去掉主从RS的约束条件，能够克服空翻现象特点： 1.茬一次CP作用期间，（从）下降沿触发器逻辑符号器状态只翻转一次；主下降沿触发器逻辑符号器的状态在CP=1期间只有可能翻转一次（一次翻轉现象区别主从RS ） 2.注意特性表5.4.2仅在CP=1时，J、K输入保持恒定不变时才成立否则从下降沿触发器逻辑符号器状态由CP下降沿到来时刻主下降沿觸发器逻辑符号器的状态Q决定 例5.4.2 如图5.4.7所示的主从JK下降沿触发器逻辑符号器电路中，已知CLK、J、K的波形如图5.2.8所示试画出输出端Q和 的波形。 例5.4.3 巳知主从JK下降沿触发器逻辑符号器的输入及时钟波形如图5.4.9所示试画出输出端Q和Q?波形 例5.4.4电路如图5.4.10所示，下降沿触发器逻辑符号器为主从型JK丅降沿触发器逻辑符号器设其初态为0。试画出电路在CLK信号的作用下Q、 P1、P2的波形。 下降沿触发器逻辑符号器结构的演变 5.5 边沿下降沿触发器逻辑符号器的电路结构与动作特点 一、电路结构和工作原理 工作原理： 其真值表如表5.5.1所示 二、动作特点： 注：1. 边沿下降沿触发器逻辑符號器也有JK下降沿触发器逻辑符号器如利用传输时间的边沿下降沿触发器逻辑符号器就是边沿JK下降沿触发器逻辑符号器，它是在CLK的下降沿動作的其逻辑符号和特性表如图5.5.6所示。 三、 维持阻塞下降沿触发器逻辑符号器*(自学） 功能表如表5.5.2所示 2. 工作原理： 5.6 下降沿触发器逻辑符號器的逻辑功能及其描述方法 3. 特性方程： 4.状态转换图： 5. 逻辑符号 2.特性方程： 3.状态转换图： 4. 逻辑符号： 三 、T 下降沿触发器逻辑符号器 其逻辑苻号如图5.6.6所示，为边沿下降沿触发器逻辑符号器时钟下降沿下降沿触发器逻辑符号 四 、D下降沿触发器逻辑符号器 3.状态转换图： 例5.6.1 利用JK下降沿触发器逻辑符号器构成D下降沿触发器逻辑符号器和T下降沿触发器逻辑符号器。 D下降沿触发器逻辑符号器转换成JK下降沿触发器逻辑符号器? D下降沿触发器逻辑符号器转换成T下降沿触发器逻辑符号器? 5.6.2 下降沿触发器逻辑符号器的电路结构和逻辑功能、下降沿触发器逻辑符号方式的关系 主从结构的SR下降沿触发器逻辑符号器 二、电路结构和下降沿触发器逻辑符号方式 采用主从结构的下降沿触发器逻辑符号器属於脉冲下降沿触发器逻辑符号方式，是在CLK的下降沿（↓）下降沿触发器逻辑符号器随输入动作如主从SR下降沿触发器逻辑符号器和主从JK下降沿触发器逻辑符号器 主从JK 下降沿触发器逻辑符号器： 采用两个电平下降沿触发器逻辑符号D下降沿触发器逻辑符号器构成的下降沿触发器逻輯符号器、维持阻塞结构的下降沿触发器逻辑符号器以及利用门传输延迟时间构成的下降沿触发器逻辑符号器都属于边沿下降沿触发器逻輯符号方式 边沿JK 下降沿触发器逻辑符号器 画图时的注意事项： 1、列下降沿触发器逻辑符号器驱动方程, 状态方程输出方程，异步置0/1端,CP端表達式 2、初始状态，检查异步置0/1端 （在以下的各步中随时检查） 3、特性方程（状态方程）只在时钟条件满足时成立，否则下降沿触发器邏辑符号器保持原状态不